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논문 기본정보
Unsigned와 signed 겸용 병렬 제곱기의 설계
논문 개요
| 기관명 | NDSL |
|---|---|
| 저널명 | 스마트미디어저널 = Smart media journal |
| ISSN | 2287-1322, |
| ISBN |
논문저자 및 소속기관 정보
| 저자(한글) | |
|---|---|
| 저자(영문) | |
| 소속기관 | |
| 소속기관(영문) | |
| 출판인 | |
| 간행물 번호 | |
| 발행연도 | 2014-01-01 |
| 초록 | 제곱연산은 승수와 피승수가 동일한 곱셈의 특수한 경우로 병렬 제곱기의 부분곱 행렬에서 부분곱 비트들은 대칭을 이룬다. 이런 특성을 이용하여 부분곱을 폴딩(folding), 쉬프트, 재배열하여 부분곱 비트의 수와 부분곱 행렬의 최대높이들 감소시킨다. 본 논문에서는 제어신호에 따라 unsigned와 signed 제곱기로 동작하는 겸용 제곱기의 효율적인 설계 방법을 제안한다. 기존 겸용 제곱기와 달리 자리수(weight)가 다른 특정 부분곱 비트들의 덧셈에 대해 덧셈기를 사용하지 않고 계산하는 방법을 제안한다. 시뮬레이션을 통해 제안한 겸용 제곱기는 기존 겸용 제곱기와 비교하여 면적은 약 18%, 지연시간(propagated delay time)은 약 11%, 전력소모는 약 9% 감소시킬 수 있음을 보인다. |
| 원문URL | http://click.ndsl.kr/servlet/OpenAPIDetailView?keyValue=03553784&target=NART&cn=JAKO201432558388561 |
| 첨부파일 |
추가정보
| 과학기술표준분류 | |
|---|---|
| ICT 기술분류 | |
| DDC 분류 | |
| 주제어 (키워드) | unsigned 제곱기,signed 제곱기,겸용 제곱기,부분곱 감소,unsigned squarer,signed squarer,combined squarer,partial products reduction |