| 초록 |
본 논문에서는 강유전체 메모리의 셀 효율을 높이기 위해 PMOS-gating 셀을 이용한 설계기법을 기술하였다. PMOS-gating 셀은 PMOS access 트랜지스터와 강유전체 커패시터로 이루어지며 커패시터의 플레이트는 ground에 고정된다. 아울러 read/write 동작시 비트라인이 $V_{DD}$ 로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다. 이는 셀 플레이트 구동없이 단순히 워드라인과 비트라인만 구동하여 메모리 셀의 데이타를 저장하고 읽어낼 수 있는 설계 방식으로, 기존의 셀 플레이트를 구동하는 FRAM 대비 메모리 셀 효율을 극대화 할 수 있어, multi-megabit 이상의 집적도에서 경쟁력 있는 칩 면적 구현이 가능하다. $0.25-{ mu}m$ triple-well 공정을 적용한 2.5-V, 1-Mb FRAM 시제품 설계를 통해 제안한 설계기술을 검증하였고, 시뮬레이션 결과 48 ns의 access time, 11 mA의 동작전류 특성을 보였다. 레이아웃 결과 칩 면적은 $3.22 ;mm^{2}$ 이며, 기존의 셀 플레이트 구동기를 사용하는 FRAM 대비 약 $20 ; %$ 의 셀 효율을 개선하였다. |
